CoWoS Verpakking Uitgelegd: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, Fabricage en AI Chips
2026-08-03 322

CoWoS, of Chip-on-Wafer-on-Substrate, verbindt logische dies, chiplets en high-bandwidth geheugen binnen één grote verpakking. Het biedt korte, dichte verbindingen die snelle gegevensoverdracht tussen rekencapaciteit en geheugen ondersteunen. CoWoS-S gebruikt een grote silicium interposer voor dichte routing over een breed gebied. CoWoS-R vervangt de volledige silicium interposer door multilayer RDL, terwijl CoWoS-L RDL-routing combineert met kleine silicium interconnects alleen waar zeer fijne verbindingen vereist zijn. Elke versie biedt een andere balans van routingdichtheid, verpakkingsgrootte, siliciumgebruik, kosten en fabricagecomplexiteit.

Cataog

Wat Is CoWoS Verpakking en Hoe Werkt Het?

CoWoS, of Chip-on-Wafer-on-Substrate, is een geavanceerde verpakkings-technologie die een of meer logische dies en high-bandwidth geheugen (HBM) stacks dicht bij elkaar binnen dezelfde verpakking plaatst. Het wordt veel gebruikt voor AI-versnellers, processors voor high-performance computing, netwerkketens en andere systemen die hoge geheugenbandbreedte en snelle die-to-die communicatie vereisen.

In plaats van signalen tussen afzonderlijke verpakkingen te verzenden via lange PCB-sporen, gebruikt CoWoS een silicium interposer, herverdelingslaag-interposer of lokale silicium interconnectie om dichte elektrische verbindingen tussen de logische die en HBM te creëren. Deze kortere verbindingen ondersteunen bredere geheuginterface, lagere communicatietijd en lagere vermogensverbruik van de interconnect.

De interconnectstructuur verbindt naar beneden met het verpakkingssubstraat. Het substraat distribueert stroom en massa, draagt externe invoer- en uitvoersignalen en verbindt de volledige CoWoS-assemblage met de systeem-PCB.

Het belangrijkste processor-naar-geheugen gegevenspad is:

HBM ↔ interposer, RDL, of LSI ↔ logische die

De verbinding van pakket-naar-systeem volgt een apart pad:

Logische die en interconnectstructuur → verpakkingssubstraat → PCB

Hoe Logische Dies, HBM en het Verpakkingssubstraat Worden Verbonden

De logische die voert het belangrijkste rekenwerk uit, terwijl de HBM-stacks geavanceerd geheugen bieden via duizenden nauwkeurig gepositioneerde signaalverbindingen. Afhankelijk van de CoWoS-architectuur wordt de communicatie tussen hen geleid via een volledige silicium interposer, een grote RDL interposer of lokale silicium interconnecties die alleen worden geplaatst waar zeer dichte routing vereist is.

Het verpakkingssubstraat verbindt de CoWoS-verpakking met de PCB en draagt stroom, massa, stuur-signaleren en externe I/O.

Verpakking Element	Hoofd Functie	Hoofd CoWoS Gebruik
Logische die	Voert AI, HPC, netwerken of algemene rekenverwerking uit	Alle CoWoS-architecturen
HBM-stapel	Biedt geheugen met hoge capaciteit en hoge bandbreedte dicht bij de processor	AI- en HPC-pakketten
Silicium-interposer	Biedt dichte routing over een breed actief gebied	Hoofdzakelijk CoWoS-S
RDL-interposer	Biedt bredere signalen en krachtrouting zonder een volledige silicium-interposer	CoWoS-R en CoWoS-L
Lokale silicium-interconnectie	Biedt routing op siliciumniveau bij geselecteerde dichte interfaces	CoWoS-L
Pakketsubstraat	Verbindt de CoWoS-samenstelling met systeemvoeding, aarde, I/O en de PCB	Alle CoWoS-architecturen

Waarom CoWoS wordt gebruikt voor AI, HPC en HBM?

Figuur 2. AI-processor met meerdere HBM-stapels

AI-versnellers en HPC-processors moeten grote hoeveelheden gegevens verplaatsen tussen de compute-dies en het geheugen. HBM biedt deze bandbreedte via een zeer brede interface, maar dit vereist duizenden nauwgezet geplaatste verbindingen. CoWoS plaatst de HBM-stapels naast de logische chip en gebruikt dichte routing op pakketniveau om deze verbindingen kort te houden.

Deze regeling helpt de signaalvertraging, het vermogenverlies van de interconnectie en de routingmoeilijkheid te verminderen die zou optreden als de processor en het geheugen in afzonderlijke pakketten zouden worden geplaatst. Het staat ook meerdere HBM-stapels toe om parallel te opereren, wat de processor een veel hogere geheugenbandbreedte geeft dan conventionele externe geheugenaansluitingen.

CoWoS is ook nuttig wanneer een ontwerp grote logische chips, meerdere chiplets of meerdere HBM-stapels omvat. Een conventioneel pakket biedt mogelijk niet genoeg routingdichtheid of bruikbaar pakketgebied voor deze componenten. CoWoS creëert een groter integratieplatform, terwijl het fijne verbindingen tussen de chips behoudt.

In praktische systemen wordt CoWoS gekozen wanneer een processor een zeer hoge geheugenbandbreedte, verschillende HBM-stapels dicht bij de compute-die, korte en brede verbindingsverbindingen tussen de dies, ondersteuning voor grote dies of meerdere chiplets, en een lager interconnectieverlies dan routing van pakket naar pakket vereist.

Het belangrijkste voordeel is niet alleen het plaatsen van meer chips in één pakket. CoWoS biedt de dichte interconnectstructuur die nodig is om krachtige AI en HPC-processors continu van gegevens te voorzien.

CoWoS-S vs. CoWoS-R vs. CoWoS-L

Figuur 3. CoWoS-S vs CoWoS-R vs CoWoS-L

CoWoS-S, CoWoS-R en CoWoS-L gebruiken verschillende interconnectstructuren om logische chips, HBM-stapels en het pakketsubstraat te verbinden. Het belangrijkste verschil is hoeveel silicium wordt gebruikt en waar de hoogste routingdichtheid is geplaatst.

Vergelijkingsfactor	CoWoS-S	CoWoS-R	CoWoS-L
Hoofdinterconnectstructuur	Grote siliciuminterposer	Multilayer RDL-interposer	RDL-interposer met gelokaliseerde siliciumbruggen
Routingdichtheid	Zeer hoog over een breed actief gebied	Lager dan silicium maar geschikt voor bredere routing op pakketniveau	Zeer hoog bij geselecteerde interfaces
Siliciumgebruik	Gebruikt een groot siliciumgebied onder de actieve chips	Vereist geen volledige siliciuminterposer	Gebruikt silicium alleen waar fijne routing vereist is
TSV-gebruik	TSV's bieden verticale verbindingen door de siliciuminterposer	Vertrouwt niet op een grote TSV-gebaseerde interposer	Gebruikt RDL-routing met gelokaliseerde siliciuminterconnectstructuren
Pakketvergroting	Beperkt door de complexiteit, grootte en opbrengst van de fabricage van grote interposers	Ondersteunt grotere RDL-gebaseerde pakketgebieden	Ondersteunt grote pakketten terwijl dichte lokale interfaces behouden blijven
Mechanisch gedrag	Meer stijve siliciumstructuur, vereist zorgvuldige spanning en krommingcontrole	Meer buigzame polymer-RDL-structuur	Combineert RDL-buigzaamheid met gelokaliseerde siliciumgebieden
Hoofdzakelijk voordeel	Biedt brede siliciumniveau routingdichtheid	Biedt routing over grote gebieden met minder silicium	Balancerende grote pakketgrootte met hoge lokale routingdichtheid
Hoofdzakelijke beperking	Hogere kosten, siliciumgebied, complexiteit van de fabricage en risico op opbrengst	Lagere routingdichtheid dan siliciuminterposers	Meer complexe integratie van RDL en lokale siliciuminterconnects
Beste pasvorm	Dichte routing van logica naar HBM over een breed pakketgebied	Grote pakketten waar RDL-routingdichtheid voldoende is	Grote AI- en HPC-pakketten die dichte routing vereisen alleen bij geselecteerde interfaces

CoWoS-S

CoWoS-S maakt gebruik van een silicium interposer onder de logische chips en HBM-stacks. Fijne metalen lagen in de interposer zorgen voor horizontale verbindingen tussen de chips.

TSV's passeren verticaal door de silicium interposer en verbinden zijn bovenste routing met de bumps eronder. Deze verticale paden dragen stroom, aarde en externe signalen naar het pakket substraat.

Omdat de interposer is gemaakt van silicium, kan deze fijnere bedrading ondersteunen dan een op polymeer gebaseerde RDL-structuur. De belangrijkste uitdaging is dat een grote interposer meer siliciumgebied vereist en een groter oppervlak blootstelt aan fabricagefouten. De grootte van de interposer kan daarom kosten, opbrengst en kromming van het pakket beïnvloeden.

CoWoS-R

CoWoS-R vervangt de volledige silicium interposer door een multilayer RDL-structuur. Koperen sporen zijn gepatroniseerd tussen polymeer-diegelaagd om signalen, stroom en aarde door het pakket te dragen.

RDL-routing vereist geen TSV's door een groot siliciumplaat. Verticale verbindingen worden gevormd door vias tussen de RDL-lagen en via bumpverbindingen naar de chips en het pakket substraat.

Deze structuur maakt het mogelijk om het interconnectgebied uit te breiden zonder een zeer grote silicium interposer te vervaardigen. RDL-lijnbreedte, afstand en via-dimensies zijn over het algemeen echter groter dan die beschikbaar in silicium, zodat het niet dezelfde routingdichtheid kan bieden bij de meest veeleisende interfaces.

CoWoS-L

CoWoS-L combineert brede RDL-routing met lokale siliciumverbindingen, of LSI's. De RDL-lagen behandelen verbindingen over het grotere pakket, terwijl kleine siliciumgebieden dicht bij interfaces worden geplaatst die fijnere bedrading nodig hebben.

Een LSI fungeert als een gelokaliseerde siliciumbrug in plaats van een volledige interposer. Het verbindt nabije chips via korte, fijne metalen sporen. Dit maakt het nuttig voor dichte logica-naar-HBM of chip-naar-chip interfaces zonder een grote siliciumlaag onder de volledige assemblage te plaatsen.

De RDL- en LSI-structuren moeten nauwkeurig worden uitgelijnd en verbonden tijdens de fabricage. Dit creëert aanvullende integratiestappen in vergelijking met het gebruik van alleen een silicium interposer of alleen RDL.

De keuze hangt af van HBM-aantal, chipplaatsing, interface-pitch, pakketgebied, stroomlevering, koeling, kromming, kosten en fabricage-opbrengst.

CoWoS-S is geschikt voor ontwerpen die dichte siliciumrouting over een groot gebied nodig hebben. CoWoS-R is geschikter wanneer een groot pakket kan werken met RDL-niveau routingdichtheid. CoWoS-L wordt gebruikt wanneer het meeste van het pakket kan vertrouwen op RDL, maar geselecteerde interfaces nog steeds fijnere siliciumverbindingen vereisen.

Hoe CoWoS-verpakking wordt vervaardigd

Figuur 4. CoWoS-fabrikageproces

De fabricage van CoWoS omvat het bouwen van de pakketinterconnect, het selecteren van bekende goede chips, het plaatsen en verbinden van de logische chips en HBM, het voltooien van mechanische en elektrische verbindingen, en het testen van het voltooide pakket. De exacte fabricagedetails variëren naargelang de CoWoS-architectuur, maar de algehele assemblagevolgorde is vergelijkbaar.

Fabricagestadium	Wat Er Gebeurt
Interconnectfabricage	De silicium interposer, RDL-structuur of RDL- en LSI-structuur wordt vervaardigd met de benodigde signaal-, stroom- en aardrouting. Verticale verbindingen en ingebedde structuren worden ook gevormd waar vereist door het pakketontwerp.
Bekende goede chip-testen	Logische chips, HBM-stacks en chiplets worden elektrisch getest voordat ze worden geassembleerd. Het screenen van defecte chips vóór het verbinden is belangrijk omdat één defect onderdeel de opbrengst van het voltooide multi-die pakket kan verlagen.
Chipplaatsing	Logische chips, HBM-stacks en andere chiplets worden met hoge uitlijnnauwkeurigheid gepositioneerd boven hun bedoelde verbindinggebieden. Het plaatsen wordt veeleisender naarmate de bump-pitch afneemt en het aantal chips toeneemt.
Chipverbinding	De chips worden verbonden met de voorbereide interconnectstructuur via micro-bumps of andere fijne verbindingen. De kwaliteit van de verbinding, uitlijning, contactweerstand en jointintegriteit moeten zorgvuldig worden gecontroleerd.
Onderfill en moulding	Onderfill wordt aangebracht rond fijne verbindingen om de verbindingen te ondersteunen en mechanische stress te verminderen. Mouldingmaterialen kunnen ook worden gebruikt, afhankelijk van de pakketstructuur, om de assemblage te beschermen en te integreren.
Substraatbevestiging	De voltooide chip- en interconnectassemblage wordt verbonden met het pakket-substraat, meestal via grotere bumpverbindingen zoals C4-bumps. Het substraat draagt stroom, aarde en externe I/O naar de systeem PCB.
Mechanische en thermische afwerking	Steunconstructies, deksels, warmteverspreiders, thermische interface-materialen en andere structurele componenten worden toegevoegd indien nodig. Vervorming, mechanische spanning en thermisch contact moeten worden beheerst over het grote pakket.
Einde elektrische tests	Het voltooide pakket wordt getest op logische werking, HBM-communicatie, interconnectcontinuïteit, stroomlevering, externe I/O en andere elektrische functies.
Betrouwbaarheidstests	Pakketten kunnen worden onderworpen aan thermische cycli, temperatuurtests, evaluatie van mechanische spanning en andere kwalificatieprocedures om soldeerverbindingen, interconnects, vervorming en langdurige betrouwbaarheid te controleren.

De belangrijkste fabricagevolgorde is:

Interconnectfabricage → testen van bekende goede die → plaatsing van die → hechten van die → ondervulling of moulding → attachering van het substraat → mechanische en thermische afwerking → eindtest.

CoWoS Voordelen en Technische Uitdagingen

CoWoS biedt hoge interconnectdichtheid tussen logische die, HBM en chiplets. De korte, fijne verbindingen ondersteunen brede datastromen en hoge geheugendbandbreedte. Het staat ook toe dat reken-, geheugen- en I/O-dies die zijn gemaakt met verschillende procestechnologieën in één pakket worden gecombineerd.

De belangrijkste afweging is grotere assemblagecomplexiteit. Naarmate pakketgrootte, aantal dies en aantal HBM toeneemt, neemt ook de fabricagekosten, het risico op opbrengst en de productiemoeilijkheid toe.

Thermische prestaties worden geëvalueerd aan de hand van de eindtemperatuur, hotspots, thermische weerstand en temperatuurverdeling over de logische dies en HBM. Ongelijke verwarming kan ook de vervorming van het pakket vergroten omdat siliconen, koper, mouldingverbindingen en substraatmaterialen met verschillende snelheden uitzetten.

Energie-integriteit wordt geëvalueerd door middel van PDN-impedantie, IR-daling, spanningsdalingen, overshoot en toevoervoorkeursgeluiden. Weerstand en inductantie in bump, via's, RDL's, interposerbekabeling en substraatverbindingen kunnen de stabiliteit van de rail beïnvloeden. Lokale decoupling en ingebedde diepe sleufcondensatoren, of DTC's, kunnen lading bieden dicht bij de logische die en de energie-afgifte-impedantie tijdens snelle stroomveranderingen verminderen.

Signaalintegriteit hangt af van de weerstand, capaciteit en inductantie van TSV's, RDL-sporen, micro-bumps en pakketrouting. Het wordt geëvalueerd aan de hand van invoerverlies, terugverlies, crosstalk, oogopening, jitter en timing marge.

Betrouwbaarheid wordt geëvalueerd door thermische cycli, vervormingsmeting, spanningen op bumps, interconnectcontinuïteit en faalanalyse. Herhaald verwarmen en koelen kan micro-bumps en C4-verbindingen onder druk zetten, wat kan leiden tot solde vermoeidheid, barsten of delaminatie.

CoWoS Toepassingen en Chipvoorbeelden

CoWoS wordt voornamelijk gebruikt in AI-versnellers, HPC-processors, netwerk-ASIC's en chiplet-gebaseerde apparaten die HBM of dichte multi-die-integratie vereisen.

Voorbeelden van Chips en ASIC's die CoWoS gebruiken

• NVIDIA Hopper: NVIDIA's Hopper datacenter-GPU's, waaronder H100-klasse versnellers, combineren een grote GPU met HBM voor AI- en HPC-taken. In januari 2025 bevestigde NVIDIA-CEO Jensen Huang dat Hopper-productie CoWoS-S gebruikt.

NVIDIA Blackwell: Blackwell verhoogt de complexiteit van het pakket door meerdere grote rekendies samen met HBM te gebruiken. Huang verklaarde dat NVIDIA voornamelijk CoWoS-L zou gebruiken naarmate de productie van Hopper naar Blackwell overging. De architectuur maakt gebruik van grootschalige RDL-routing samen met dichte lokale siliconeninterconnects.

• AMD Instinct MI300: AMD's MI300-familie combineert meerdere rekengel en I/O-chiplets met acht HBM-stacks. Het pakket gebruikt TSMC SoIC voor verticale chipstapeling samen met CoWoS voor grotere integratie op pakketniveau. Dit laat zien hoe 3D-stapeling en 2.5D-verpakking kunnen worden gecombineerd in dezelfde processor.

• Broadcom 5 nm Data-Center ASIC: Broadcom kondigde een 625 mm² 5 nm ASIC aan die gebruikmaakt van TSMC CoWoS interposer-technologie met HBM2E, 112 Gbps SerDes en interfaces met hoge bandbreedte die van die tot die zijn. Het platform is ontwikkeld voor datacenters, AI, HPC en 5G-infrastructuur.

Deze voorbeelden tonen aan dat CoWoS verder wordt gebruikt dan AI-GPU's. Het ondersteunt ook HPC-versnellers, op maat gemaakte AI-ASIC's, netwerkapparaten en chiplet-gebaseerde processors die HBM en dichte integratie op pakketniveau vereisen.

CoWoS vs Andere Geavanceerde Verpakkingstechnologieën

CoWoS is een van de verschillende geavanceerde verpakkingstechnologieën die worden gebruikt om logische dies, HBM en chiplets te verbinden. CoWoS ondersteunt siliconeninterposer, RDL en hybride RDL / lokale siliciumstructuren. Andere verpakkingstechnologieën gebruiken verschillende benaderingen om hoge-dichtheid verbindingen van die tot die te bieden.

CoWoS vs Intel EMIB

Intel EMIB gebruikt kleine siliciumbruggen die in het pakket-substraat zijn ingebed in plaats van te vertrouwen op een grote interposer onder de volledige multi-die assemblage. Deze bruggen bieden hoge precisie verbindingen alleen aan de randen van die die hoge-bandbreedte communicatie vereisen.

EMIB kan logica-naar-logica en logica-naar-HBM interfaces verbinden terwijl de hoeveelheid silicium die gebruikt wordt voor pakketniveau routing wordt verminderd. Intel biedt ook EMIB-T aan, die TSV's toevoegt aan de embedded brug voor extra verticale signaal- en stroomverbindingen.

Het belangrijkste verschil is routingdekking. CoWoS kan hoge dichtheid routing bieden over een groter pakketgebied, terwijl EMIB silicium-niveau verbindingen concentreert op geselecteerde die interfaces.

CoWoS vs TSMC InFO

TSMC InFO gebruikt hoge-dichtheid herverdelingslagen in een fan-out pakketstructuur. InFO-oS plaatst meerdere logica die of chiplets op een RDL-structuur en verbindt vervolgens de assemblage met een pakket-substraat, waardoor multi-die integratie mogelijk is zonder een conventionele grote siliciuminterposer.

Vergelijk met CoWoS, InFO wordt gebruikt in een breder scala van pakkettypes waar form factor, integratiedichtheid en kost-prestaties belangrijk zijn. CoWoS wordt sterker geassocieerd met grote AI en HPC pakketten die high-performance logica integreren met meerdere HBM-stacks.

CoWoS vs Samsung Cube

Samsung's Cube-familie gebruikt ook verschillende combinaties van siliciuminterposers, RDL en ingebedde siliciumstructuren.

•2.5D Cube-S plaatst logica die en HBM op een siliciuminterposer. Samsung verklaart dat zijn gekwalificeerde Cube-S platform een 3.3× siliciuminterposer ondersteunt met geavanceerde logica en tot acht HBM-modules.

•2.3D Cube-E gebruikt een TSV-loze RDL-interposer samen met ingebedde siliciumbruggen. De RDL handelt bredere pakket-routing, terwijl de siliciumbruggen fijnere verbindingen bieden op geselecteerde interfaces.

•2.3D Cube-R gebruikt een RDL-gebaseerde interposer zonder een volledige siliciuminterposer, waardoor grote multi-die integratie mogelijk is via herverdelingslaag routing.

De belangrijkste overeenkomst tussen Cube en CoWoS is dat beide families verschillende manieren bieden om silicium-niveau routingdichtheid in balans te brengen met grotere gebied RDL integratie, hoewel hun pakketstructuren en fabricageprocessen verschillen.

CoWoS vs TSMC SoIC

SoIC is voornamelijk een 3D chip-stacking technologie, terwijl CoWoS voornamelijk 2.5D pakketniveau integratie biedt. SoIC verbindt die verticaal door middel van zeer fijne die-naar-die verbindingen, met verbinding pitches onder de 10 µm in sommige implementaties.

De twee technologieën zijn daarom complementair in plaats van directe alternatieven in veel ontwerpen. Logica die kan eerst verticaal worden gestapeld met behulp van SoIC en vervolgens worden geïntegreerd in een groter CoWoS-pakket samen met HBM of extra chiplets. TSMC omvat deze combinatie binnen zijn bredere 3DFabric integratieplatform.

Over het algemeen is het belangrijkste verschil tussen deze technologieën waar de hoogste-dichtheid interconnect is geplaatst: over een grote interposer, in gelokaliseerde siliciumbruggen, binnen fan-out RDL, of verticaal tussen gestapelde die.

CoWoS Roadmap: Grotere Pakketten, HBM4 en Schaaluitdagingen

De CoWoS-roadmap omvat grotere interposergebieden, meer compute-die, extra HBM-stacks en nieuwe stroomleveringstechnologieën. Roadmap-aankondigingen moeten echter worden gescheiden van technologieën die gekwalificeerd zijn of al in volumeproductie zijn. Pakketgrootte, HBM-aantal en productietiming moeten worden gecontroleerd tegen de laatste TSMC-materialen voor publicatie.

Roadmap Item	Publieke Status per augustus 2026
3.5-reticle CoWoS-L	Sinds 2024 in volumeproductie
5.5-reticle CoWoS	TSMC verklaarde in april 2026 dat het deze maat produceerde. Eerder materiaal van de jaarverslag beschreef 5.5-reticle CoWoS-L kwalificatie en productie-opbouw tijdens 2026
9.5-reticle CoWoS	Aangekondigde plannen voor volumeproductie in 2027, met 12 of meer HBM-stacks
14-reticle CoWoS	Aangekondigd roadmapdoel voor 2028, beschreven als integrerend ongeveer 10 grote compute-die en 20 HBM-stacks
Voorbij 14 reticles	Langetermijndoel uitbreiding voor 2029

Grotere CoWoS Pakketgebieden

TSMC verklaart dat 3.5-reticle CoWoS-L sinds 2024 in volumeproductie is. In april 2026 zei het bedrijf dat het 5.5-reticle-grootte CoWoS produceerde en grotere versies plande. TSMC’s eerdere Jaarverslag 2025 beschreef 5.5-reticle CoWoS-L als de kwalificatie voltooid in 2026, terwijl een andere sectie verklaarde dat de certificering voltooid was en de volumeproductie tijdens 2026 zou beginnen. Deze verklaringen kunnen verwijzen naar verschillende platformen, kwalificatie- of klantproductfases, zodat hun oorspronkelijke bewoording moet worden behouden in plaats van te worden geïnterpreteerd als universele gereedheid.

TSMC kondigde in 2025 aan dat het van plan was om 9,5-reticule CoWoS in massa productie te brengen in 2027, met capaciteit voor 12 of meer HBM-stacks. De materialen van het symposium van april 2026 voegden een roadmap doel van 14 reticules toe, beschreven als het integreren van ongeveer 10 grote compute die's en 20 HBM-stacks, met productie gepland voor 2028 en uitbreiding voorbij 14 reticules besproken voor 2029. De configuraties van 9,5 reticules en 14 reticules blijven aangekondigde plannen of roadmapdoelen, geen bevestigde huidige productie.

HBM4 en Logic Base Dies

HBM4 verandert meer dan de geheugenstack zelf. De logic base die kan interface-, controle- en signaalfuncties aan, waardoor de geheugentechnologie, het base-die-proces, interposer-routing en de compute die dichter met elkaar verbonden zijn.

TSMC heeft publiekelijk N12 en N3 logic base-die-oplossingen voor HBM4 geïdentificeerd. In een latere technische bespreking beschreef het N12 voor HBM4-ontwerpen en N3P voor aangepaste HBM4E-ontwerpen. Deze verklaringen tonen de beoogde technologieondersteuning van TSMC aan, maar bevestigen niet dat iedere combinatie van HBM4 en CoWoS de klantkwalificatie heeft voltooid of in productie is gegaan.

Vermogenslevering en koelingslimieten

Een toename van het pakketoppervlak maakt het mogelijk om meer logica en geheugen te integreren, maar verhoogt ook de vraag naar stroom, transiënte belasting, warmte dichtheid en de moeilijkheid van vermogensdistributie. TSMC heeft vermogenslevering en thermische dissipatie geïdentificeerd als belangrijke limieten voor voortdurende AI-schaalvergroting.

Het bedrijf heeft ingebedde diepe sleufcondensatoren, hoogdichtheid MIM-condensatoren en geïntegreerde spanningsregelaars gepresenteerd als methoden voor het verbeteren van de lokale laadlevering en het verminderen van de impedantie van de vermogensdistributie. TSMC heeft ook CoWoS-onderzoek gepubliceerd met verbeterde thermische-interface-materialen en vloeistofkoelingsdemonstraties voor pakketten met een thermisch ontwerpvermogen tot 2 kW. Dit zijn gepubliceerde technologieën en demonstraties, geen gegarandeerde specificaties voor elk commercieel CoWoS-pakket.

Opbrengst, Substraat en HBM Aanvoersbeperkingen

Een groter CoWoS-pakket vereist dat de logic dies, HBM-stacks, interposer of RDL-structuur, lokale siliciuminterconnecties, pakketsubstraten, bumps, ondervul en assemblageprocessen samen voldoen aan de opbrengst- en betrouwbaarheidseisen. Het vergroten van het pakketoppervlak verhoogt ook het aantal interfaces en productie stappen die gecontroleerd moeten worden.

Tijdens de kwartaalgesprekken van juli 2026 zei TSMC dat de backend-capaciteit in een tekortmodus bleef. Het besprak ook het samenwerken met substrataanbieders terwijl het alternatieve verpakkingsbenaderingen ontwikkelde. Dit toont aan dat productie-schaalvergroting afhankelijk is van de hele toeleveringsketen en niet alleen van de capaciteit voor CoWoS-assemblage.

HBM-aanvoer en productkwalificatie kunnen extra beperkingen creëren omdat elk acceleratorontwerp compatibele geheugensstacks, logic base dies, routing, vermogenslevering en thermische limieten vereist. Een openbaar HBM-tellingsdoel beschrijft daarom potentiële pakketintegratie, geen gegarandeerde productbeschikbaarheid.

De voortgang van de CoWoS-roadmap hangt uiteindelijk af van succesvolle technologie- en klantkwalificatie, productie-opbrengst, beschikbaarheid van substraten, HBM-aanvoer, vermogenslevering, koeling, kromming control en lange termijn betrouwbaarheid, niet alleen de pakketgrootte.